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Temario del curso
Fundamentos de la Arquitectura RISC-V y Visión General del Ecosistema
Panorama de la ISA RISC-V y Adopción Industrial
- Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Registro (Register File), Ordenación de bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas heterogéneas de computación
- Evaluación de madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio open-source
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento ABI
- Especificación de Arquitectura No Privilegiada: Mapa de CSRs, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento ABI para portabilidad binaria entre plataformas
- Convenciones de ordenación de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain de Compiladores
Programación de Instrucciones de Bajo Nivel
- Instrucciones enteras base (I), Multiplicación/División (M), Extensiones de operaciones atómicas (A)
- Estrategias de programación conscientes del tamaño de palabra para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión de frames de pila para sistemas embebidos y de tiempo real
Dominio de la Toolchain del Compilador
- Toolchain de compiladores basada en LLVM: Clang, LLVM y Binutils para compilación cruzada en RISC-V
- Scripts de enlace, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrinsics del compilador, niveles de optimización y ajuste de código basado en perfilación
- Flujos de trabajo para el desarrollo de toolchains open-source: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos de Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin costo, gestión insegura de memoria y desarrollo bare-metal
- Entornos No-Std: linkers personalizados, desarrollo de controladores de dispositivos y E/M mapeado a memoria
- Desarrollo de BSP (Board Support Package) para Zephyr RTOS y Buildroot en objetivos RISC-V
- Interfaz con periféricos: GPIO, I2C, SPI, UART y programación del controlador DMA
Optimización de Potencia y Rendimiento
- Gating de reloj, gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento ciclo a ciclo con herramientas de perfilado por simulación y contadores de rendimiento por hardware
- Ajuste de latencia de interrupciones en tiempo real para aplicaciones críticas en seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo de la pila de arranque de firmware moderna
- Porting de Coreboot y U-Boot para computadoras de placa única con RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: overlays de dispositivo, topología de CPU y desarrollo de controladores (AIA) de interruptores
- Desarrollo de BSPs de proveedores y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistema de archivos, pila de red y soporte de contenedurización (Docker, Kubernetes) en sistemas anfitriones RISC-V
Diseño de SoC RISC-V y Prototipado con FPGA
Arquitectura y Integración de SoC Multiproceso
- Metodologías de diseño de Redes en Chip (NoC) para procesadores multiproceso RISC-V
- Protocolos de coherencia de caché Axi4/CHI y comunicación entre procesadores
- Integración de IP open-source: OpenCores, Marco ChIPS y componentes RTL de proveedores
- Diseño de matriz de bus e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basados en FPGA
- Síntesis e implementación de núcleos RISC-V en FPGA (por ejemplo, BOOM, VexRiscv, PULP)
- Asserts de SystemVerilog (SVA) y metodología de verificación funcional basada en UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales de RISC-V y Aceleración Específica de Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-acumulación fusionada vectorial (VFMA) y aceleración de cálculos matriciales
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de Instrucciones Personalizadas de DSP y Dominio Específico
- Diseño de aceleradores específicos de dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para generación de instrucciones personalizadas y emisión de código
- Estrategias de particionamiento hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Machine Learning en el Borde con RISC-V
Diseño e Integración de NPUs para Procesadores RISC-V
- Arquitectura de Unidades de Procesamiento Neuronal (NPU): matrices sifólicas, núcleos tensoriales y compresión de pesos para aceleración de IA on-chip
- Técnicas de cuantificación de modelos (INT8, INT4, FP8) para despliegue en el borde en RISC-V
- Compatibilidad de frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU anfitrión RISC-V con NPU acelerador de IA para tuberías de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos de ML
- Presupuesto térmico y de potencia para sistemas de inferencia de IA en el borde
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del walker de tablas de páginas
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración de OP-TEE, entornos de ejecución confiables tipo SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas de RISC-V (Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía postcuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques de canales laterales: programación de tiempo constante, enmascaramiento y generadores de números aleatorios por hardware
Diseño de Arquitectura Personalizada Avanzada y Extensiones ISA
Arquitectura Específica de Dominio y Extensiones de Instrucción Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de presentación de especificaciones a RISC-V International
- Diseño personalizado del registro con CBAR (Registros Base Personalizados) para despacho de operandos
- Secuenciación de instrucciones, detección de conflictos y modificaciones de pipeline para extensiones personalizadas
Verificación y Aprobación Final de Modificaciones de Arquitectura Personalizada
- Diseño de bancos de prueba para extensiones personalizadas: generación de estímulos dirigidos frente a aleatorios con restricciones
- Marcos de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: asegurar que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones Automotrices y RISC-V Críticas en Seguridad
Cumplimiento de Seguridad Funcional y Estándares Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en bloqueo (lockstep) y protección de memoria para sistemas RISC-V críticos en seguridad
Aplicaciones Industriales de Tiempo Real y Computación en el Borde
- Cumplimiento IEC 61508 SIL y programación determinista en plataformas multicore RISC-V
- Desarrollo de gateways IoT industriales con RISC-V: conectividad, análisis en el borde y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo Integral de Sistemas RISC-V
Proyecto de Ciclo de Vida Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de prueba UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de pila de controladores bare-metal
- Personalización del BSP y toolchain de Linux para el núcleo RISC-V personalizado
- Despliegue de cargas de trabajo de IA: integración de NPU, cuantificación de modelos y medición de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y medición de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación ante equipos multifuncionales
21 Horas
Testimonios (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
